小数分频锁相环中由于变化的分频比导致VCO控制电压产生的纹波是否能消除？

yishuibihan

lwhlwh612 发表于 2019-11-12 11:27
我是直接在cadence里面做了dft之后取dB20就比较直观了

您好，请教一下，具体如何在cadence里做DFT呢，用什么工具？我也想对小数PLL输出做一下频谱分析，但不知道cadence里具体怎么做，用matlab很麻烦

Alstrivers

三阶三位的数字调制器？？

lwhlwh612

yishuibihan 发表于 2020-11-20 18:51
您好，请教一下，具体如何在cadence里做DFT呢，用什么工具？我也想对小数PLL输出做一下频谱分析，但不知 ...

输出波形用计算器有dft函数可以直接使用

yishuibihan

Alstrivers 发表于 2020-11-20 20:59
三阶三位的数字调制器？？

是的，常见的MASH1-1-1结构，仿真感觉PLL最终输出的信号抖动有点大，请问您有这方面的经验吗？

我参考频率2MHz，分频比为197.125，输出394.25MHz，频率抖动范围±0.56MHz左右；而我关掉SDM，设整数分频比为197，输出394MHz，频率抖动范围±0.27MHz，两者相差一倍多，而且与整数分频相比，小数分频的VCO控制电压波动很明显而且呈规律性，与整数分频的VC波动完全不一样，请问这正常吗，是不是我的SDM模块有问题呢？（我的小数分频PLL最终输出信号的频率平均值是正确的）

小数分频中SDM产生的量化噪声只能缓解优化、不能通过PLL的滤波器完全滤除吗？能否让小数分频PLL输出信号的抖动达到跟整数分频一样的水平呢？

yishuibihan

lwhlwh612 发表于 2020-11-23 09:57
输出波形用计算器有dft函数可以直接使用

已经找到，感谢！
在向您请教一下：
我参考频率2MHz，分频比为197.125，输出394.25MHz，频率抖动范围±0.56MHz左右；而我关掉SDM，设整数分频比为197，输出394MHz，频率抖动范围±0.27MHz，两者相差一倍多，而且与整数分频相比，小数分频的VCO控制电压波动很明显而且呈规律性，与整数分频的VC波动完全不一样，请问这正常吗，是不是我的SDM模块有问题呢？（我的小数分频PLL最终输出信号的频率平均值是正确的）

小数分频中SDM产生的量化噪声只能缓解优化、不能通过PLL的滤波器完全滤除吗？能否让小数分频PLL输出信号的抖动达到跟整数分频一样的水平呢？

lwhlwh612

yishuibihan 发表于 2020-11-24 09:48
已经找到，感谢！
在向您请教一下：
我参考频率2MHz，分频比为197.125，输出394.25MHz，频率抖动范围±0. ...

我一开始的仿真结果也是这样，因为分数分频小数部分存在低频周期性，所以Vctrl电压也会存在低频周期成分，我的做法是引入Dither，扰乱这种低频周期性，实际上是抑制频谱上的Spur。
至于小数分频的时候的频率增量Delta是整数分频的时候2倍多，个人认为正常，实现不同的小数比例，需要不同频率变化幅度，你可以除了试试1/2、1/4、1/8之类的具有二进制特性的分频比之外，还可以试试非常规的比例，例如1/3、1/7等，再看看频率增量幅度，对比一下。

lzicd

问题很好，答的也很好，mark一下

Zj1228

最近测试出现了同样的问题，整数可以锁定，但是小数只能在一个很小的频率范围内锁定，KVCO设置的很大，5GHz/V,环路带宽设置的只有100KHz，选用60MHz的参考时钟，但是小数仍然锁不住，改变参考时钟的话PLL输出频率也可以跟随。

猪儿虫饲养员

借个楼，请问我在matlab搭了一个行为级小数合成器的模型，输出的方波信号我该怎么处理才能得到一个其准确的频率均值呢？