异步电路可以进行STA静态时序分析吗？

Tsuh2017 · 发表于 2019-5-13 16:46:06

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如题，异步电路可以进行静态时序分析吗？如果可以，怎么操作呢？

fttftt1426 · 发表于 2019-5-13 19:31:12

异步电路分clock domain，一般timing都是不同domain分别分析的，domain和domain之间采用异步FIFO或者握手电路，这部分给spyglass检查，STA分析不了，一般都是设计保证的。

184255 · 发表于 2019-5-14 07:40:29

你两个域的clock不设异步时钟关系或者不设false

184255 · 发表于 2019-5-14 07:42:47

或者不设false path 工具就会以为是一个时钟域给你分析，但为什么要这样做呢?

asic_service · 发表于 2019-5-14 08:08:14

异步电路的处理，这个地方应该讲清楚了。

https://ke.qq.com/course/386895?tuin=64ce5e2a

入迷 · 发表于 2019-5-14 17:41:13

set_false_path -from [get_clocks clk1] -to [get_clocks clk2] 可以吧clk1和clk2两个时钟域不做STA时序分析
set_false_path也可以用来把某一路径bypass掉，这个具体用法你可以man一下看看给出的例子。异步一般是不做STA分析的，需要你在代码设计上确保数据采样的时序要求，握手或异步fifo等。

SimonZhamg · 发表于 2019-5-19 21:08:27

sta一般会做格雷码地址 bit间的skew，确保跨时钟时物理绕线合理。

SimonZhamg · 发表于 2019-5-19 21:10:28

物理绕线不合理，格雷码地址bit间skew若相差太大，算法机制也救不回来。但是，一般来说现在的EDA布线都没见过有问题的。

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