电路时序分析题

鞋盒中的月亮

在此题中，需要你分析下面带反馈的数据通路。假设寄存器是边
沿触发，tclk-q, max = 4ns, tclk-q, min = 2ns, tsetup = 1ns, and
thold= 1ns:图附后。
(1)如果没有偏移和抖动，该系统的最大工作频率是多少？
(2)该系统能容忍的最大随机时钟偏差是多少？
(3)假设没有随机偏差，你能将时钟偏差引进系统内。如何设计时钟路径并添加偏差使系统性能最大化又不用牺牲功能？能实现这个目
的的最大工作频率是多少？当以最高速度运行时，系统能容忍的最大随机时钟抖动是多少？

对于第一问，我计算出来的是

T1 = tclk-q,max + tlogic，max1 + tsetup = 30ns;  

T2 = tclk-q,max + tlogic，max2 + tsetup = 25 ns;
所以 fmax = 1/30 =33.33 MHz;
(不知道这样计算是否正确）

对于第二问和第三问就不会做了，希望大佬指点一下。谢谢。

rioshiina

我修正一下计算结果；
（2）max skew=5
（3）clk skew=2.5, T=27.5； 这样reg1在t= 0 27.5 55 82.5 110 137.5...处收到时钟信号； reg2在t=2.5 30 57.5 85 112.5 140...处收到时钟信号； reg1-reg2周期+skew=30满足reg1到reg2的传输时间t1max=30ns， reg2-reg1周期-skew=25 满足t2max=25.

jitter仍然不会算       : （

鞋盒中的月亮

rioshiina 发表于 2019-5-5 14:14
（2）t1max-t2max=5;max skew=5
（3）clk skew=5, T=25； 这样reg1在t= 0 25 50 75 100 125...处收到时钟信 ...

谢谢回答。不过，我感觉这样做有些问题。如果在reg1-2间引入正偏差， 那么reg2-1间就引入负偏差了，这么做只是使得关键路径从1-2 转到2-1，性能和之前相比没什么变化。

rioshiina

鞋盒中的月亮 发表于 2019-5-5 15:38
谢谢回答。不过，我感觉这样做有些问题。如果在reg1-2间引入正偏差， 那么reg2-1间就引入负偏差了，这么做 ...

第一遍算错了 ：（

鞋盒中的月亮

rioshiina 发表于 2019-5-5 15:44
性能提升了啊， 时钟周期从T=30下降到T=25， 用useful skew填补了差出来的5ps； skew是两个sink点之间的差 ...

这个电路是双向的，从reg1-reg2 是引入了正偏差，反馈回路 reg2-reg1 上就是负偏差了，负偏差的影响显然不能忽略的。

rioshiina

鞋盒中的月亮 发表于 2019-5-5 16:02
这个电路是双向的，从reg1-reg2 是引入了正偏差，反馈回路 reg2-reg1 上就是负偏差了，负偏差的影响显然 ...

是的， 之前忽略了reg2-reg1这一段path； 2l编辑了计算结果， 这次应该是对的 ：）

鞋盒中的月亮

rioshiina 发表于 2019-5-5 16:16
是的， 之前忽略了reg2-reg1这一段path； 2l编辑了计算结果， 这次应该是对的 ：）
...

嗯嗯，感谢

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