verilog-A仿真 模块连接问题 求助

隔夜炒饭

本人目前在用Hspice进行verilog A的仿真，其中有两个模块A和B，我构建了一个inout 节点 E 来作为两个模块间的联系。
问题在于V（E）对于模块A，B均为输出，也就是模块AB的代码中，V（E）<+   表达式（A中参量），V（E）<+   表达式（B中参量）。

这种情况有办法进行仿真吗，求各位大佬救救孩子吧

nanke

不知verilog A是怎么处理的，翻翻手册？
verilog针对这种情况是有驱动强度定义的，supply strong weak等。

liuzexue

在verilog-A建模时，要考虑两个输出端口各自的输出阻抗和等效的输出电压（或者电流），这样就可以得到正确的仿真结果。
在上述条件下，如果仿真器认为verilog-A两个模块的输出不能接在一起，你完全可以在输出端各加1个极小的电阻（比如1mΩ）。

隔夜炒饭

liuzexue 发表于 2019-4-29 18:45
在verilog-A建模时，要考虑两个输出端口各自的输出阻抗和等效的输出电压（或者电流），这样就可以得到正确 ...

还是不行，不知道是不是因为我写的不是正常电路，模块B很简单，就是3个端口，两个端口的电压差得到第三个端口的电压值，问题是计算不是正常的电流电压获得，而是通过判断情况给他代公式得到的。