[求助] verilog-A仿真模块连接问题求助

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隔夜炒饭

发表于 2019-4-24 10:24:52 | 显示全部楼层 |阅读模式

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本人目前在用Hspice进行verilog A的仿真，其中有两个模块A和B，我构建了一个inout 节点 E 来作为两个模块间的联系。
问题在于V（E）对于模块A，B均为输出，也就是模块AB的代码中，V（E）<+ 表达式（A中参量），V（E）<+ 表达式（B中参量）。

这种情况有办法进行仿真吗，求各位大佬救救孩子吧

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