vivado中如何准确的画PBlock？

IC.Michael

想请教个问题，在vivado中，在某些时序难收的情况下，如何准确的画PBlock呢？对于PBlock大小相对于模块大小两者之间一般在资源上有什么比例要求呢？另外，关于模块如何划分清楚层次，如何摆放位置也是一个头疼的问题。不知道论坛里各位大神有没有过类似工程经验，特来请教一下。

chindis

为何不优先考虑，时序设计上的修改

IC.Michael

chindis 发表于 2019-4-17 19:50
为何不优先考虑，时序设计上的修改

哎 前端太难推动了 目前频率跑不到那么高 BOSS又给不少压力 所以只能在工具上折腾折腾想想办法了。

cdutcl

画pblock不见得能收敛时序，有时还会适得其反

asic_service

这个课让你学会如何在做IP架构时，准确预估逻辑的delay。
https://ke.qq.com/course/379544?tuin=64ce5e2a

chindis

IC.Michael 发表于 2019-4-17 21:10
哎 前端太难推动了 目前频率跑不到那么高 BOSS又给不少压力 所以只能在工具上折腾折腾想想办法了。
...

惨惨惨，不过你们不错啊，居然区分的还那么具体，我们做fpga我一个人负责前端rtl，仿真，综合时序也是我，哈哈

IC.Michael

cdutcl 发表于 2019-4-18 08:21
画pblock不见得能收敛时序，有时还会适得其反

是的，工具建议还是尽量少的physical约束，但是我目前用的fpga芯片是多die的，有时pr不在一个die上，引入的delay太大，时序难收，所以想约束下pr区域，确保某些高频模块尽量不跨die布线。

IC.Michael

chindis 发表于 2019-4-18 09:50
惨惨惨，不过你们不错啊，居然区分的还那么具体，我们做fpga我一个人负责前端rtl，仿真，综合时序也是我 ...

我也想这样啊，这样自己好把握，奈何不是做fpga产品开发的，我是IC厂，做fpga原型验证的，所以注定了设计人员不会太考虑在fpga上实现时的问题，也难以推动，不太可能为了fpga验证而修改asic代码。

sss08_leon

好长时间的问题，请问 在多DIE芯片上，你最终是如何解决这个问题的

IC.Michael

sss08_leon 发表于 2022-11-16 18:00
好长时间的问题，请问 在多DIE芯片上，你最终是如何解决这个问题的

裁面积、降频率、pblock摆附近，强收下来。