关于逻辑级数的问题

abwdyx · 发表于 2019-4-15 15:46:40

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在PR阶段，读取timing报告，会出现逻辑级数过长的现象，想问问大家知道逻辑级数过长的问题是由于什么原因造成的吗？有相应的解决方法吗

huangjiajun1213 · 发表于 2019-4-16 11:35:49

timing没问题就不用管，timing有问题那就让前端将逻辑前移或者后移，或者中间打一拍

abwdyx · 发表于 2019-4-16 14:12:10

huangjiajun1213 发表于 2019-4-16 11:35
timing没问题就不用管，timing有问题那就让前端将逻辑前移或者后移，或者中间打一拍 ...

thanks~那逻辑过长的现象一般是什么原因造成的呢？

abwdyx · 发表于 2019-4-18 14:42:53

时钟级数和逻辑级数是同一个意思吗？

AiKang · 发表于 2019-4-24 10:49:44

逻辑级数过长，是和综合比呢还是就一直很长
如果是前者，应该是floorplan问题，如果是后者，那就是代码本身需要的逻辑就长

runforbetter · 发表于 2019-4-24 15:20:04

你的级数是时钟路径 clock cell的级数，还是data path的组合逻辑级数

huangjiajun1213 · 发表于 2019-4-25 08:15:07

huangjiajun1213 发表于 2019-4-16 11:35
timing没问题就不用管，timing有问题那就让前端将逻辑前移或者后移，或者中间打一拍 ...

有些逻辑不是一定要当前拍完成的，可以将这个逻辑放到前一拍或者后一拍计算

haoshiyang · 发表于 2019-4-25 14:34:56

？？？

abwdyx · 发表于 2019-4-25 16:50:19

runforbetter 发表于 2019-4-24 15:20
你的级数是时钟路径 clock cell的级数，还是data path的组合逻辑级数

都是的，目前只知道前端代码修改，想请教后端方面的原因和解决方式

abwdyx · 发表于 2019-4-25 18:07:18

AiKang 发表于 2019-4-24 10:49
逻辑级数过长，是和综合比呢还是就一直很长
如果是前者，应该是floorplan问题，如果是后者，那就是代码本 ...

感谢，受教了，修改floorplan的确好了很多

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