关于跨时钟域单bit信号的同步问题

ll_ago

打两拍的同步器，只能消除亚稳态问题，不能保证一定采样到正确的数据，但单bit电平信号不存在该问题。

aa050411406

消除亚稳态这个说法不严谨，应该是尽量避免亚稳态。一般打了两拍后出现亚稳态的概率基本可以忽略，所以通常打两拍，当然现在工艺跟频率都上去了，将来估计打三拍会成为主流。

mysoul

个人理解是这样的：

1.亚稳态不能消除，只能降低出现的概率

2.单bit跨时钟域也要分成快到慢和慢到快，打两拍不能适用于所有的场景
   快到慢做跨时钟域操作时，如果是电平信号，并且电平信号长度大于或等于目标时钟周期的1.5倍时（也有说2倍，不过最低限度时1.5倍吧，之前有个讲跨时钟域的论文中看到的），直接打两拍即可；信号长度若不够，也需要延展；如果是脉冲信号，则可以先延展成电平信号，打两拍同步到目标时钟域后，再进行组合逻辑恢复成脉冲信号即可
   慢到快做跨时钟域操作时，一般打两拍就可以了，但是也要注意，慢时钟域的信号长度至少为快时钟域时钟周期的1.5北以上（保证3个沿都是稳定的）

3.多bit信号跨时钟域
   3.1 能利用格雷码变成每次只有1bit变化的，就可以用单bit的处理，不过应用场景比较受限，毕竟不是所有的都能变成这样。这个在异步FIFO中经常用到
   3.2 握手协议，省资源，不过就是有点慢
   3.3 异步FIFO，资源消耗比握手协议多一些，不过效率高一点，数据流的话，还是用FIFO更方便
   3.4 synopsys文档中给出的DMUX或者AND的方式，利用使能控制，将稳定的数据传过去，这种本质上讲都是一样的，即让目标时钟域采样到稳定的信号

我在实际的设计中，除了在数据流上用过异步FIFO做跨时钟域外，其余的都是用DMUX和握手协议多一些，因为频率也比较低。单bit的场景都遇到过，碰到高频的也有用三级DFF的，不过还没有碰到亚稳态在一个时钟周期内不能恢复的情况。

小蒙同学

mysoul 发表于 2020-7-15 15:59
个人理解是这样的：

1.亚稳态不能消除，只能降低出现的概率

老哥请问3.4的d-mux的synopsys文档是哪个文档呀，能否给个链接？感谢

mysoul

小蒙同学 发表于 2020-8-14 10:56
老哥请问3.4的d-mux的synopsys文档是哪个文档呀，能否给个链接？感谢

是spyglass工具介绍的文档里面，我之前是在synopsys培训的PPT上看到的

滂沱大雨i

mysoul 发表于 2020-7-15 15:59
个人理解是这样的：

1.亚稳态不能消除，只能降低出现的概率

“慢时钟域的信号长度至少为快时钟域时钟周期的1.5北以上（保证3个沿都是稳定的）”
请问这个保证3个沿都是稳定的如何理解？
我之前以为快采慢应该对时政频率没要求才对，所以有点困惑

fiser

滂沱大雨i 发表于 2021-7-14 18:03
“慢时钟域的信号长度至少为快时钟域时钟周期的1.5北以上（保证3个沿都是稳定的）”
请问这个保证3个沿都 ...

没什么要求 3倍是不相信科学的保守主义

mysoul

滂沱大雨i 发表于 2021-7-14 18:03
“慢时钟域的信号长度至少为快时钟域时钟周期的1.5北以上（保证3个沿都是稳定的）”
请问这个保证3个沿都 ...

快采慢，对频率其实没什么要求，只要慢时钟域的信号能被快时钟域采样到就行了，比较极限的情况，比如说慢时钟域信号A的有效长度刚好等于快时钟域一个cycle。但是实际芯片做的时候，就稍微保守一点了

dcrfyq

是否跟寄存器内部结构有关呢，里面的锁存器结构接收到一个1或0可以迅速输出Q为0或1，但是接收到一个中间值，反相器里面管子导通不彻底，上下拉电流小，稳定到VDD或者GND需要一定时间（决断时间），这样理解对吗