FPGA计数器问题求助

adoiny2010

用FPGA做数据传输，当发送方有时钟信号时计数器计数，如附件图所示，但是发现有时候编译完运行的结果会不一样，cnt有时在第一个时钟沿+1，有时候是延后一个时钟+1。相关代码如下：
always @（posedge clk）begin
     cnt <= cnt+1'b1;
end
请教一下怎么能避免这种情况

肖大侠

加个复位，给计数器一个初值吧

gaurson

你说的结果是仿真波形还是上板实际测试结果？

adoiny2010

gaurson 发表于 2019-4-6 17:36
你说的结果是仿真波形还是上板实际测试结果？

上板实际测试结果

adoiny2010

肖大侠 发表于 2019-4-5 21:46
加个复位，给计数器一个初值吧

给了复位和初值了，贴的程序省略了

asic_service

1：clk在综合时，需要下create_clock，告诉工具你需要跑多少MHZ。
2：如果用chioscope/ILA抓信号，需要用同一个时钟抓cnt。

如果a位宽32bit，并且是寄存器输出。则以上功能在0.13um跑300MHZ, xilinx 7系列fpga跑150MHZ,没有问题的。

推荐个数字IC设计深度入门课：
试听：https://ke.qq.com/course/379407?tuin=64ce5e2a
基本单元电路结构：https://ke.qq.com/course/379544?tuin=64ce5e2a
电路静态时序分析基础：https://ke.qq.com/course/390121?tuin=64ce5e2a

七点班车

host和device之间是用杜邦线做的板级连接？如果是，clk可能有串扰

gaurson

6-7楼的建议可以参考下。

fengbohan1

七点班车 发表于 2019-4-8 21:03
host和device之间是用杜邦线做的板级连接？如果是，clk可能有串扰

如果不用杜邦线还可以选择那些线来解决串扰问题？