对于if(a>0) a<=a-1时序怎么处理？

mening · 发表于 2019-4-3 15:01:26

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如题，我想让一个变量自减到0就停止计数，我发现不管是用verilog还是hls最后综合出来的时许这部分特别容易违例，请问对于这种操作有什么其它的解决办法吗？

asic_service · 发表于 2019-4-4 13:08:39

如果a位宽32bit，并且是寄存器输出。则以上功能在0.13um跑300MHZ, xilinx 7系列fpga跑150MHZ,没有问题的。

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ipex · 发表于 2019-4-5 08:50:56

本帖最后由 ipex 于 2019-4-5 18:50 编辑

always @(posedge clk)
if (~rstn)
a <= 0;
else if (a==0)
a <= init
else
a <= a_int;

assign a_int = a - 1;

益达。我的 · 发表于 2019-4-7 22:20:20

ipex 发表于 2019-4-5 08:50
always @(posedge clk)
if (~rstn)
a

为什么要多定义一个a_lint信号，而不直接使用a-1,有什么考虑吗

太阳公子333 · 发表于 2019-4-8 11:39:03

学习了

glace12123 · 发表于 2019-4-9 12:44:38

你怕是对时序违例理解有误，这个不并不是因为单纯你一句话造成的，只是其他地方走线资源占多了，导致无法满足你这一块电路的走线延迟而已。。。。你可以尝试在这块电路的周围多做pipeline，让这块电路的组合逻辑和前后级的走线路径变短，其实是可以解决违例问题的

myself2004 · 发表于 2019-4-11 12:13:56

顶。。。

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