在cadence用specterVerilog仿真时遇到问题

xwyxwy · 发表于 2019-3-27 13:29:24

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不知道这是什么原因，请求各位大佬帮忙解决一下
我用IC5141，安装了ius，在仿真过程中出现问题了，如图：

这是为什么？

shfeiwang · 发表于 2019-3-28 11:07:34

没有VERILOG-XL这个feature啊

xwyxwy · 发表于 2019-3-28 13:13:18

shfeiwang 发表于 2019-3-28 11:07
没有VERILOG-XL这个feature啊

有的，可能是路径设置不正确？我有单独打开过

xwyxwy · 发表于 2019-3-28 13:14:22

shfeiwang 发表于 2019-3-28 11:07
没有VERILOG-XL这个feature啊

有相关的解决方法吗？

shfeiwang · 发表于 2019-3-29 11:34:32

xwyxwy 发表于 2019-3-28 13:14
有相关的解决方法吗？

论坛上都有cadence的全套lic的，找一个设置下就ok了

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