gated output colck DC约束

highflyer2014

各位大神：
想请教下一个gated output colck DC约束的问题，clk是输入时钟，enable是通过clk上升沿产生的enable1和通过clk下降沿对enable1打一拍的enable2或在一起得来的，clk_ADC是clk与enable与在一起，enable和clk_ADC都是输出信号，请问clk、clk_ADC、enable该如何去约束呢？目前P&R工具一直报enable的hold violation，谢谢。信号的关系如图所示。

七点班车

上升沿打出来的gate信号不能跟时钟做与，这样会有毛刺的。

y23angchen

clock en 信号只能用 clock 的下降沿产生。

highflyer2014

七点班车 发表于 2019-3-27 18:12
上升沿打出来的gate信号不能跟时钟做与，这样会有毛刺的。

已经修改控制逻辑信号，多谢。

highflyer2014

y23angchen 发表于 2019-3-28 17:01
clock en 信号只能用 clock 的下降沿产生。

已经修改控制逻辑信号，多谢。