CDR如何跑BER

focclas

大家好，我是做clock and data recovery的新人，目前是用cadence virtuoso/spectre 来跑模拟，我想请问在跑仿真模拟时要如何量测clock and data recovery的BER(bit error rate)呢？ 一般上在仿真阶段我们是直接使用仿真软体量出BER呢还是用手算来算近似值呢(就如"verification of bit-error rate in bang-bang clock and data recovery circuits")？
小的找不到人讨论

请各位大大指教。

nanke

我也是新手，找篇论文先看看吧
如果你真看了那篇论文就应该知道transistor level不可能进行BER仿真的，10^-12次概率意味着你至少要跑10^13或者更多周期……。。。。。

focclas

nanke 发表于 2019-3-22 17:16
我也是新手，找篇论文先看看吧
如果你真看了那篇论文就应该知道transistor level不可能进行BER仿真的，10^- ...

你有什么推荐的论文吗？

lpf025

nanke 发表于 2019-3-22 17:16
我也是新手，找篇论文先看看吧
如果你真看了那篇论文就应该知道transistor level不可能进行BER仿真的，10^- ...

那用什么model来跑呢 ？
veriloga 能跑得了么 ？

andy2000a

nanke 发表于 2019-3-22 17:16
我也是新手，找篇论文先看看吧
如果你真看了那篇论文就应该知道transistor level不可能进行BER仿真的，10^- ...

如无法知bit error rate , 那一般如何知设计CDR 能力?? 多年以前看过同事做 multi phase 方式 CDR, 有写 verilogor C  ?? 去判断  data 有没办法真 recovery回来 . 说明电路可以真动作 .

nanke

andy2000a 发表于 2019-3-25 10:20
如无法知bit error rate , 那一般如何知设计CDR 能力?? 多年以前看过同事做 multi phase 方式 CDR, 有写  ...

这是我这两天在看的一篇论文。
A 3x9 Gb/s Shared, All-Digital CDR for High-Speed, High-Density I/O
这个CDR只适用于同源(频)时钟相位不确定时钟的恢复。

我对CDRBER也是刚接触，CDR搭好之后应该是基于某些假设来计算error rate，比如输入数据的相位分布，jitter是RJ还是DJ，频偏多少，亚稳态概率，毛刺概率，数据最长最短脉宽等等。

andy2000a

nanke 发表于 2019-3-25 13:20
这是我这两天在看的一篇论文。
A 3x9 Gb/s Shared, All-Digital CDR for High-Speed, High-Density I/O
...

find some paper


Modeling of jitter in bang-bang clock and data recovery circuits

Modeling of jitter in bang-bang clock and data recovery circuits bangbang_C.pdf (250.03 KB, 下载次数: 25 )

2019-3-26 08:51 上传

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Verification of Bit-Error Rate in Bang-Bang Clock and Data Recovery

Verification of Bit-Error Rate in Bang-Bang Clock and Data Recovery bang-bang.pdf (683.87 KB, 下载次数: 36 )

2019-3-26 08:52 上传

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andy2000a

nanke 发表于 2019-3-25 13:20
这是我这两天在看的一篇论文。
A 3x9 Gb/s Shared, All-Digital CDR for High-Speed, High-Density I/O
...

IEEE

Bit-Error Rate Estimation for Bang-Bang Clock and Data Recovery Circuit in High-Speed Serial Links

stanley22344987

thanks for sharing