以下模块为什么不能被综合后或者和预想的不一致

啵啵

这个是Verilog数字系统设计教程第8章的习题
下面的模块被生成后为什么是不被综合或者与设想的不一致？
always@(A or B)
        case(A)
                1'b0: F = B;
                1'b1: G = B;
                endcase
是因为存在竞争与冒险？

orlye

你的问题我看不太懂啊……
这个电路是可以综合的。但是综合后会生成inferred latch，这在绝大多数代码风格中都是不被允许的。

asic_service

1楼说的对。其实是2个always block，对2个变量赋值。你就发现if-else没有写全了。
至于为什么是Latch，可以看如下课程，深入讲解数字设计的原理：
回答完，照例发个数字IC设计课程的广告，希望能让大家明白更多数字设计的原理，朝专家级迈进。
https://ke.qq.com/course/379407?tuin=64ce5e2a  （该课程已被国内大公司采用）

啵啵

orlye 发表于 2019-3-21 15:33
你的问题我看不太懂啊……
这个电路是可以综合的。但是综合后会生成inferred latch，这在绝大多数代码风格 ...

我也尝试综合了，用的ISE,但是并没有出现锁存器的警告。我觉得这个代码最大问题是A信号，即作为敏感信号，又作为CASE的表达式，这样会对下面赋值产生竞争，
我觉得产生锁存器的原因是不是没有写出F与G在其他状态的赋值
改一下：always@(A or B)
        case(A)
                1'b0: F = B;
                1'b1: G = B;        default begin
                   F=F;
                   G=G;
               end
             endcase
这样就应该没有锁存器了

啵啵

orlye 发表于 2019-3-21 15:33
你的问题我看不太懂啊……
这个电路是可以综合的。但是综合后会生成inferred latch，这在绝大多数代码风格 ...

方便看一下你的综合报告吗？我没有这边没看到LATCH

chindis

always@(*)
    case(A)
        1'b0    : F = B     ;
        default : F = ''h0  ;
    endcase
   
   
always@(*)
    case(A)
        1'b1    : G = B     ;
        default : G = ''h0  ;
    endcase   

啵啵

chindis 发表于 2019-3-22 14:18
always@(*)
    case(A)
        1'b0    : F = B     ;

这样可以避免竞争冒险了吗？求解释

Prasath

The code mentioned will be synthesized as latch because value at pin F should be retained when signal A is 1. Similarly value at G should be retained when A is zero. In a system design presence of latch brings complexity in timing closure. Hence the coding style is portrayed as inconsistent.

chindis

啵啵 发表于 2019-3-24 08:57
这样可以避免竞争冒险了吗？求解释

缺状态啊，当A是1的时候，你怎么办

chindis

啵啵 发表于 2019-3-24 08:57
这样可以避免竞争冒险了吗？求解释

这样有latch，在状态机下，所有的状态都应该赋值！