Quartus II 仿真（Error 12061）

hustyangyang

大家好，我按照课本教程写的verilog hdl 文件：`timescale 1ns/1ns
module Dec2x4 (A,B,Enable,Z);

input A,B,Enable;

output [0:3] Z;

wire Abar,Bbar;

not #(1,2)

V0(Abar,A),

V1(Bbar,B);



nand #(4,3)

N0(Z[0],Enable,Abar,Bbar),

N1(Z[1],Enable,Abar,B),

N2(Z[2],Enable,A,Bbar),

N3(Z[3],Enable,A,B);
endmodule

运行报错，一处错误：
Error (12061): Can't synthesize current design -- Top partition does not contain any logic

请问这是什么原因呢？有大神能够解释下吗？在网上没有搜到相应的解决办法，不胜感激！

gaurson

可能是not和nand这两个cell的名字和altera库里的对不上，所以综合掉了。。。。。。

ever4ever

看法同二楼~~~