ZCU104开发板时钟

快乐小鱼

ZCU104开发板在做单纯FPGA设计时，采用时钟发生器输出的CLK_125的差分时钟，内部通过锁相环产生100MHZ时钟，但观测发现时钟信号时钟为0，这是为什么

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可以逐步排查：
1）：FPGA管教输入的CLK_125是否存在（可以加入debug counter，加入ILA抓波形;也可以把这个信号引到fpga输出管脚，用示波器看）
2）：调用的PLL/DCM是否有reset？reset是否够长。xilinx一般要求32个时钟周期的样子？
3）：ILA抓PLL、DCM的LOCK信号输出，看看是否lock。
4）：把100MHZ这个信号引到fpga输出管脚，用示波器看。

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