张江AI公司：FAE，集成验证，性能优化，SDK，工具链开发，数字后端设计

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FAE
岗位职责：
1. 以客户为中心，建立并培养客户关系，互信互助；
2．配合销售经理和产品经理推广公司产品，highlight 产品技术卖点，在整个过程中并提供技术支持；
3. 主导、管理、监控 解决方案的design in 到 design win，特别是管理、澄清、处理design中遇到的问题和需求，确保解决方案的成功落地；
4. 平衡客户与研发，将内部语言转化为客户语言，形成有效缓冲区，提升客户满意度和运作效率；
5. 收集 AI 行业和 AI 应用信息，并对代理商及客户开发人员进行培训赋能；
岗位要求：
1. 2年及以上电子类产品的技术和应用经验，有AI或芯片相关工作经验优先考虑；
2. 有客户端问题处理经验或项目管理经验，善于与人沟通，有团队合作精神；
3. 诚信，敬业、勇于承受工作压力 (出差频率较高)，讲逻辑，善总结；
4. 有一定的英语基础。

集成验证
岗位职责：
1. 参与数字IP和SOC产品验证项目，负责验证交付工作（仿真、FPGA、仿真加速等）
2. 制定验证计划，搭建验证环境，执行验证计划，确保覆盖率和bug曲线的收敛
3. 与架构、设计、FPGA以及软件团队一起完成系统的验证和测试工作
任职资格：
1. 熟悉IC验证流程，有丰富的SOC集成验证经验，并成功流片
2. 精通System Verilog和UVM验证方法学
3. 熟悉Linux，C/C++，makefile，以及shell/perl/python/tcl等脚本语言
4. 精通AXI/APB/AHB等总线协议，熟悉I2C/SPI/JTAG等接口
5. 熟悉片间通信，熟悉PCIe/SERDES/DDR等协议者优先
6. 熟悉CRG和低功耗验证者优先
7. 熟悉门级仿真者优先
8. 具备积极的工作态度，思路清晰，做事靠谱，善于沟通，具备抗压能力

性能优化：
任职资格条件：
1、计算机、电子工程、数学、通信、自动化等相关专业，本科及以上学历；
2、对并行计算、异构计算和计算性能优化有浓厚兴趣；
3、熟悉C/C++编程语言；
满足以下一种或多种条件者优先：
A. 了解各种机器学习/图像处理算法；
B. 了解OpenMP、CUDA并行编程模型；
C. 了解编译原理，了解GCC、LLVM等开源编译器相关实现；
D. 高性能库（如OpenBLAS、MKL、cuDNN等）开发和性能调优经验。

SDK工程师
岗位职责：
1、进行神经网络编程框架SDK设计、开发工作；
2、进行多媒体编程框架SDK设计、开发工作；
3、相关SDK性能分析与优化。
任职资格条件：
1、熟练掌握C/C++，有扎实的编程基础、良好的编程风格和工作习惯；
2、良好的协作沟通能力，领导能力，团队协作能力；
3、参与或负责过大型软件框架的设计和性能调优或者开源社区经验;
4、熟悉神经网络，音视频编解码，gstreamer等框架优先；
5、有3年以上相关工作经验。

工具链开发工程师：
1、计算机、电子工程、数学、通信、自动化等相关专业，本科及以上学历；
2、熟悉linux平台上的C/C++、python编程；

满足以下一种或多种条件者优先：
A. 芯片工具链、虚拟机、模拟器的开发或使用；
B. 了解计算机体系结构及相关量化分析方法/调测工具；
C. 了解Tensflow/Mxnet/Caffe等深度学习平台架构；

高级数字后端设计工程师
Job Summary
As a member of the core backend team, you will be responsible for the physical implementation (from netlist to tapeout) of a highly complex SOC utilizing state of the art process technology.

Description
•        Work with FE team to understand chip architecture and drive physical aspects early in design cycle.
•        Design automation; Construct, Guide, Modify, Enhance Timing tools and flows.
•        Top level floorplan, partition floorpan, P&R, timing and physical sign off.

Key Qualification
•        The ideal candidate will have a minimum of 3 years of physical design experience, with recent successful tapeouts in deep sub-micron technology.
•        Expert in top /block level P&R implementation, including floorplanning, clock & power distribution, timing closure, physical & electrical verification.
•        Experienced in industry standard tools, understand their capabilities and underlying algorithms.
•        Strong communication skills.
•        Familiar with sub-micro Synthesis, PR and power sign off tool is a plus.
•        Experience with DDR, PCIE is a plus.
•        Strong scripting abilities in Python are needed; TCL or Makefile is a plus.
•        Experience in methodology of Technology under 16nm is a plus.
•        Experience in large - scale chip design is a plus.

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