请问如何用verilog实现一个迭代方程呀?

虾兵

1. 定义一组寄存器比如x_reg用于表示x(i);
2. 定义一组wire类型的组合逻辑比如x_reg_next用于表示x(i+1)；
3. 定义1个计数器cnt用于控制节奏，从0计数到999；
4. x_reg_next = 1 - x_reg*x_reg，这里的“1”需要量化为32bit，与x_reg的格式有关；
5. 每个时钟周期让 x_reg <= x_reg_next；

罗列了思路，细节需要多加考虑