（已解决）virtuoso 6.1.7 Verilog-A仿真流程问题求助

hustjzr · 发表于 2019-2-27 21:07:55

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本帖最后由 hustjzr 于 2022-4-27 03:00 编辑

我今天在学习virtuoso 6.1.7 版本的veriloga的使用，遇到了一些问题：
之前师兄用6.1.5版本写过verilog-A，在6.1.5上是可以正常生成symbol，师兄采用ADE spectre仿真。我在网上看到了很多做系统仿真的方法，有用AMS仿真器，也有Spectre仿真器。我按照师兄的流程，在创建veriloga cellview之后，我写了一个VCO的模块，在check时，出现了以下问题

VCO 的Verilog-A

忽略这些warrning，手动生成symbol cellview后，调用ADE Spertre仿真器

运行check

Spectre Verilog-A仿真设置

出现的缺少.oa file无法提取网表问题

显示缺少.oa file，无法提取netlist网表，这个问题求助大神如何解决呢
注：师兄在之前6.1.5版本上是可以进行verilog-A仿真。目前我遇到的这个问题是出现在6.1.7版本上。

hustjzr · 发表于 2019-2-28 14:57:18

解决了，缺少.oa文件，原因是在veriloga进行check时，需要调用cadence的编译插件，这个插件具体我不知道放在哪，但是只要将自己的设计库和cadence的安装路径在同一目录下，例如我的cadence软件的默认库路径放在在/home/EDA/cadence/IC617/tools.lnx86/dfII/samples/artist中，只要将my_library（这是我自己的设计库）放置在上述路径中，再次运行veriloga check就能正常读取相关编译文件了

amodaman · 发表于 2019-3-3 13:24:04

回复 2# hustjzr

将自己的设计库与Cadence软件的装载库放在同一个目录下，这不算一个解决方法吧。

ywic · 发表于 2019-3-4 08:59:37

顶顶顶~

hustjzr · 发表于 2020-7-30 14:21:57

最近把新服务器安装了一下，上面的问题其实是没有关联上INCISIVE导致的，在cadence install界面configure “cadence”。加入AMS library的安装路径就可以了

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