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[求助] timequest问题

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发表于 2019-2-21 10:54:07 | 显示全部楼层 |阅读模式

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在模块总定义了一个寄存器,但是为什么在timequest中检测到这个寄存器是时钟。提示我未约束这个信号。file:///C:\Users\Admin\AppData\Roaming\Tencent\Users\609080444\TIM\WinTemp\RichOle\I6B}7$E4`I_~J~XE}LJ4GXF.png




  1.         input clk;
  2.         input reset;
  3.         input In;
  4.         output Out;
  5.        
  6.         reg Mid1, Mid2;
  7.        
  8.         reg [24:0]Count1;
  9.        
  10.         parameter [23:0] delay1ms = 24'h493E00;
  11.        
  12.         always @(posedge clk or posedge reset)
  13.                 begin if (reset == 1'b1) Count1 <= 1'b0;
  14.                         else if ( Count1 > delay1ms ) Count1 <= 1'b0;
  15.                                 else Count1 <= Count1 + 1'b1;
  16.                 end
  17.        
  18.        
  19.         always @(posedge clk or posedge reset)
  20.                 begin if (reset == 1'b1) begin
  21.                                 Mid1 <= 1'b1;
  22.                                 Mid2 <= 1'b1;
  23.                                 end
  24.                         else if (Count1 == 24'b0)
  25.                                 begin
  26.                                 Mid1 <= In;
  27. //                                Mid2 <= Mid1;
  28.                                 end
  29.                                 else if ( Count1 == 24'h8FFF )
  30.                                         begin
  31.                                          if ( Mid1 == In ) Mid2 <= Mid1;
  32.                                         end
  33.                 end
  34.                

  35.         assign Out = Mid2;
  36.        


复制代码
发表于 2019-2-22 15:15:56 | 显示全部楼层
有一个图挂了。
 楼主| 发表于 2019-2-25 14:07:32 | 显示全部楼层
[img][/img]
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