scan clock周期修改

fangwang85

请教一个问题，一般DFTc工具默认时钟周期是100ns， 上升沿是45，下降沿是55；如果我想提高时钟周期为50ns，那么上升沿和下降沿放多少合适呢？
这个有没有一个经验参考值？或者按照什么规则来定呢？

DFTer

列几个因素.

1.
Scan clock period 一般根据 ATE scan speed, 以及 design constraint 设定
(比如I/O pad speed, function clock speed 限制scanclock 不能很快)

尽可能 create scan clock based on ATE maximum scan speed, 依此收敛STA

2.
Scanclock 占空比要求不高, 一般pulse width 不小于3ns就行

如果有多个scan clock, 往往错开clock edge来缓解shift dynamic power, 要注意会对crossclock domain path, 以及lockup-latch setup/hold time margin有影响

3.
Parallelpost-simulation 考虑到scan clock latency, 不要让scan clock edge delay到下一T,避免造成不必要的simulation fail

4.
若有EDT clock 或者 DFTMAX pipelineclock, 注意与scan clocks 之间的相位关系

比如,

–period 20ns –waveform{6ns, 12ns}

–period 50ns –waveform{20ns, 30ns}

fangwang85

回复 2# DFTer


   感谢大神回复，受教了， 我还有2个疑问

1. scan  clock edge设定有什么讲究吗？我自己理解是，clock edge尽量往后靠一些，将比如 –period 50ns –waveform{20ns, 30ns}改成–period 50ns –waveform{25ns, 35ns} ，measure PO 改成 20ns，这样留给measure PO的时间宽裕下，
STA好收敛。如果是 –period 50ns –waveform{20ns, 30ns}， measure PO改成15 ，STA会难收敛一些，不知道理解对不对


2.修改了scan clock的周期后，dftc和tmax中还需要做其他修改吗？测试协议spf文件是否也需要修改？

amazingpang

1. 具体设计不一样，以STA pass为准，clock机台可调
2. dftc不晓得要做啥修改，spf要改 WFT