关于时钟切换的问题

xiaocui0725

最近在做芯片中时钟管理的综合工作，发现设计的分频电路中这种结构我认为会在时钟切换的时候产生毛刺或吃掉一个完整周期的部分时间，因为控制切换的电路在上升沿变化，肯定是需要时间的，各位你们怎么来分析这种偶数分频的电路，或者

不使用glitch free的结构的前提下，

有什么好的电路结构来避免这种情况。

y23angchen

我们用的都是glich free 的结果， clock_switch2to1,  clock_switch4to1,

masaka_xlw

用 ck-latch换上面的FF

xiaocui0725

回复 2# y23angchen


    嗯，但是这样就会真增加面积。我现在在探究有木有更好的方法，因为做的芯片是个IOT方面，成本和功耗都要考虑。

xiaocui0725

回复 3# masaka_xlw


    希望详细解释一下，我感觉FF即使替换成latch也是会有同样的问题吧？

navylin1

愚见， 不知道可不可以，可以把4个clock OR 在一起，然后又这个OR在一个的clock drive那个latch，OR 在一个的clock每8个cycle会出现一个low pulse （这个时候所有clock都在low）只有这个时候可以switch

当然要有clock gating 在那个OR gate上

kk2009

回复  y23angchen


    嗯，但是这样就会真增加面积。我现在在探究有木有更好的方法，因为做的芯片是个 ...
xiaocui0725 发表于 2019-1-29 13:37

                               
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   面积和功耗相对于稳定/安全来说，都是小事。

y23angchen

回复 4# xiaocui0725


    没几个DFF，而且，现在的工艺，几个DFF 没多少面积， 细抠这些造成的软件配置不方便或者稳定性存在问题更得不偿失。

    另外，我之前也是做IoT的，也是这么做的。

Prasath

Clocks must be gated before a change in select pin of the multillexer. This is to ensure that there is no violations in sdf run. Also be note that, have to define these clocks in clock to clock false path to ensure no timing checks was performed in these paths.

durbin

学习了!!!