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verilog能实现顶层模块提取子模块信号吗

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xueyw
发表于 2007-11-17 11:17:31 | 显示全部楼层 |阅读模式

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需要查看子模块中的信号，一般是将信号从子模块中引出来到顶层模块的输出，但是这样感觉挺麻烦的，要层层引出来，不知道有没有直接的方法，望指教！谢谢！
信号

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