使用ideal_dac的问题

s橙子s · 发表于 2019-1-8 10:52:21

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最近在尝试调用candece中的ahdllib中的dac_8bit_ideal进行仿真时，发现如下问题：仿真时间短一点，dac的输出数据还好一些，但仿真时间很长，输出数据就变掉了。
仿真电路如下图所示：就是把一个理想adc接上那个理想的dac

下图是设置tran仿真时长为50ms得到的仿真结果

下图是仿真时长为700ms得到的结果

理想的verilog-a代码怎么会有这种情况

sea11038 · 发表于 2019-1-8 21:07:20

回复 1# s橙子s

这种情况一般是自身仿真设置的问题。看你用的12bit ADC/DAC，应该是改了代码吧。先检查代码有否改错或者两个模块用的上升时间、下降时间、转换时间等的缺省值设置是否合理或一致，其次采样频率对应的采保时间应远大于上述的时间，再者仿真时长不同则可能有step精度不同的问题吧。你可以试试把长时间仿真的步长改成固定的小一点的值，或者将ADC的并行输出码用同步的理想DFF处理一下再输出给DAC看看，意见仅供参考。