求助关于Design Compiler中DW库的调用

yishuad · 发表于 2019-1-4 15:26:14

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本帖最后由 yishuad 于 2019-1-4 15:27 编辑

下载了论坛中的DC资料，了解到调用DW库主要有两个方法，一个是infer另一个是实例化。我用verilog的“+”操作符写了一个16位全加器，在DC中编译后的图中最小单元是1位的全加器，只能看到3输入和2输出，看不到里面的逻辑。
然后我用实例化的方法写了全加器，例化16个DW01_add,参数位数设为1，这时候编译出来的不是以模块化的cell全加器显示的，而是以裸露的一些门显示的。想问问坛子里的各位有遇到这样的问题吗？是不是我调用方法有错？采用“+”的最小cell

这是用“+”写的最小全加器单元

采用实例化的最小cell是逻辑门

采用例化方法调用的全加器cell是裸露的

我的调用方法

eerubbishtop · 发表于 2023-9-28 17:44:49

学到了

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