Cadence AMS仿真求助

zs12345678 · 发表于 2018-12-29 22:23:13

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本帖最后由 zs12345678 于 2018-12-30 09:10 编辑

在生成netlsit过程中，模拟部分生成正常，但是数字部分会报错，数字部分对应的verilog.ams如下图

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高亮部分为提示错误的地方，下面是log中错误的描述，不知道到底哪错了？求各位大佬帮忙

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zs12345678 · 发表于 2018-12-30 09:08:26

自顶一下，这个问题困扰好几天了。

yylei · 发表于 2018-12-31 09:37:05

看起来view没设对，数字应该用verilog的view吧？

远上寒杉 · 发表于 2019-1-4 16:56:32

logic是保留關鍵字吧，換個名字試試？

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