对于DC后仿真和PT后仿真的困惑

西门电工

小白今天今天做了一下DC综合后的仿真，发现了一些不理解的地方，请求给与帮助； 1. 就是没有反标DC吐出来的sdf文件时，发现仿真DC网表的时候，已经存在了延时信息；但是反标了sdf文件之后发现仿真进行不下去，就是会出出现一些不定态；担心时因为时序违例，就降低了时钟频率，发现还是一样；具体问题时出在了哪里？vcs已经提醒了反标时成功的； 2.第二个疑问就是PT吐出来的sdf和DC吐出来的sdf有什么区别？PT后仿真时候，用的网表和DC吐出来的网表一样吗？

gaurson

DC网表仿真时候存在的延时是cell单元自身的延时，反标SDF之后的是加上了cell之间路径的延时。如果降低时钟频率的效果一样的话，有可能是频率降低的不够，也有可能是和时钟频率无关的时序违例，要具体分析。不能只看反标成功，还需要看log里面每一个violation提示的地方。

asic_service

“DC网表仿真时候存在的延时是cell单元自身的延时”：这是是在library里面定义的，通常是1ns单位。
“就降低了时钟频率，发现还是一样”：可怀疑有hold vioaltion。通常综合不fix hold violation。
PT/DC计算delay概念类似，只是PT专注timing 分析，有些高级行为（比如CPPR）DC没有，所以PT delay更准确。

七点班车

1.DC出来的信息只包含cell延时，没有包含线延时；而p&r后，已经做过布局布线了，pt在吃进后端给回来的网表和spef后，吐出来的SDF是包含延时信息的。
2.后仿违例，可以先看看顶层的输入是否悬空，通常悬空的port要接固定值；然后看看违例是否会传播，没有传播的违例可以跟designer确认是否可以忽略；有传播的就追，看看源头是什么

西门电工

回复 2# gaurson


   明白啦，非常感谢您的回答。

西门电工

回复 3# asic_service


非常感谢，明白了；

西门电工

回复 4# 七点班车


谢谢，明白啦；

gaurson

不客气