关于标准单元库中index的一些疑问

西门电工

小白近日对标准单元库进行了一些查阅，发现一些自己不理解的地方，请求大家给与解答。    1. 关于power的索引号；
        比如 fall_power(pwr_tin_8){
            index_1(.../)；
            index_2(.../);
        }
     有的显示一个索引号，有的显示两个索引号，但是最多就是两个索引号；
    2.关于timing的索引号；
        比如cell_rise(tmg_ntin_oload_8X8){
            index_1(.../)；
            index_2(.../);

        }
     基本都是两个索引号；

基本都是这两类，我不明白的地方就是，索引号指的是什么？这些数值的来源是哪里？具体代表是std cell中哪个地方的参数？

附加还有一个疑问，就是std cell中，含有多种实现同一逻辑的门单元；它们命名的地方有些疑问，比如：AND2_X1M_A12TS_C35(Y,A,B)
和AND2_X2M_A12TS_C35(Y,A,B)以及AND2_X3B_A12TS_C35(Y,A,B)，其中AND2可以知道，是指的与门，那后面的X1M，X2M, X3B,A12TS,还有C35分别是什么含义呢？

非常感谢大家的回答；

seu_huzw

index_1和index_2分别是input transition time与output load capacitance。
输入信号与输出信号都翻转就需要index_1和index_2索引；输入信号翻转，输出信号不变，只需要index_1索引。索引的值一般在foundry提供单元库后就确定了，自己characterization的时候也可以修改。
X1M, X2M, X3B中的数字代表单元的驱动能力，数字越大，驱动能力越强。
A12TS说明单元的高度是12条track，有的单元高度是9 track, 7 track。同一套单元库中单元高度一致。
C35应该代表单元的layout中晶体管的沟道长度是35nm。

西门电工

回复 2# seu_huzw
非常的感谢您的回答，我还有一个问题需要请教一下；dc综合出来的网表，无论是展平的还是非展平的，并且没有用到ip；可以拿综合出来的网表直接用FPGA进行烧写吗？因为我看网表也是符合verilog规范的；

seu_huzw

回复 3# 西门电工

应该不能，DC综合的网表和具体的工艺结合，FPGA识别不了网表里的单元。

西门电工

回复 4# seu_huzw
谢谢！我刚才仔细看了一下网表，内部的std cell FPGA肯定是不能直接识别，但是lib的仿真模型，里面有逻辑信息，如果放在一起就不确定能不能综合了，而且仿真模型主要是用来后仿真用的，里面还有一些时序的描述；

pihc_mj

请问X1B与X1M的驱动能力有什么不同 B和M分别代表什么含义