关于Pulse Width violation该如何解决呢？

IC.Michael · 发表于 2018-12-20 15:51:33

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如题，Pulse Width violation一般是由什么引起的呢？该如何去解决呢？Vivado时序报违例的点也很奇怪哦，在SRL16E/CLK这些Lib Pin上，Location是在SLICE_X189Y511等位置（举例），逻辑上的Pin是在代码里的clk端，不知道该如何解决，特来请教下大家。

gaurson · 发表于 2018-12-21 15:27:13

有可能是门控时钟逻辑，可以实际追一下这些clk的激励是哪里？如果是一个clkgate，再看看EN哪里激励的。另外也看看这些pulse是正常时钟宽度变短还是毛刺？

IC.Michael · 发表于 2018-12-22 10:16:20

回复 2# gaurson

是这样的，这一个时钟切换逻辑是通过assign ？：语句实现的，这个肯定会引入毛刺吧，本来在芯片上会有专门的器件，但是在FPGA上时没注意就用这种方式了，后来把这个assign ？：语句改为xilinx的bufgmux_ctrl来实现。虽然在最后的网表中可以看到，不管是assign ？：方式还是bufgmux_ctrl方式，最后都是用bufgctrl来做的，只不过接线不一样，这个我看下手册看看这个时钟资源。

IC.Michael · 发表于 2018-12-22 10:18:16

回复 2# gaurson

虽然现在版本里没有pulse width的违例了，但是还是不太明白怎么修这个违例，以及为啥会产生的原因，就是因为时钟切换/门控/毛刺的影响吗？

gaurson · 发表于 2018-12-22 13:42:06

我做IC的，遇到的情况大概都是如此，一般很少遇到这样的违例。FPGA的话，约束相对容易做，这种问题可能不是时序导致的，有可能就是组合逻辑带来的影响。而且你也要分析毛刺本身，是周期性的还是突发性的，才能采取相应的解决办法。

IC.Michael · 发表于 2018-12-22 13:58:23

回复 5# gaurson

多谢您的回复。有时门控不妥就会产生这样的问题，或者组合逻辑导致的？之前看了下资料确认了这个问题是由于，在FPGA上DISABLE了芯片代码的MUX逻辑之后，用assign实现，导致FPGA在综合实现时的MUX未做特殊处理，sel信号一来，时钟马上就切换，会有问题。现在采用xilinx的mux器件后，在sel变化时，它不会马上切换，会等待切换时钟一个"1"->"0"的跳变之后，才会切换时钟，这样，pulse width就没有报violation了。

gaurson · 发表于 2018-12-23 21:31:11

是的。

IC.Michael · 发表于 2019-2-28 09:34:42

贴一个关于时序报告的帖子，共勉。如何阅读 Vivado中的Timing Report

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