异步FIFO读写问题

taoqing

以下是读写FIFO的时序，写时钟100MHZ,读时钟50MHZ.写fifo的时序是正常的，如下图1所示：

图1 写FIFO

在每次读fifo中的数据会出错。如黄色标识部分，应该是80800，但却提前输出了80801。

图2 读FIFO

并未发现数据写满读空情况，在signal tapⅡ中增加一些其他观察信号，FIFO的数据有时会变正常。整个FPGA逻辑资源只占用8%。请前辈们指点迷津，如何才能防止读写fifo不出现问题。