后仿真后的阈值电压大幅上升的原因

VAEEE · 发表于 2018-12-8 18:44:55

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如图，后仿真的结果是画红圈处阈值电压大幅增加（增加了200+mV），导致管子的Vgs,Vds都大幅增加

请问有人知道可能是画版图的什么原因导致的吗？

ormstrang · 发表于 2018-12-8 20:46:57

回复 1# VAEEE

楼主是怎麽知道阈值电压上升了，而不是被寄生吃掉了（我不专业可能用词不当），你是怎麽测量的呢？
还有关于这个版图的工艺是什么尺寸的呢？有了这个才能让大家思考是什么效应导致的嘛

VAEEE · 发表于 2018-12-8 21:18:24

回复 2# ormstrang

不确定阈值上升是否是最终原因。。用的是TSMC40的工艺

andyfan · 发表于 2018-12-9 12:21:13

本帖最后由 andyfan 于 2018-12-9 12:29 编辑

回复 3# VAEEE

如果是40的工艺，哪需要仔细看下设置了。WPE/LOD/PSE/OSE都有可能影响器件特性。
T的PDK里面带器件分析功能的，前仿真吐出来的网表和后仿真的网表仔细对比器件参数看下，到底是哪里影响的大。

你这么粗犷的图看不出来的。如果是模拟电路，建议前后设计尽量把DFM+ANALOG的开关打开，不要用最小的管子。

PS: 还有，前端设计的时候，尽量用nch_mac，不要用单纯的nch，后面的这个是缺少很多效应的。28的时候就只提供_mac这种了。

gxd12 · 发表于 2018-12-10 09:05:45

回复 4# andyfan

这位大神，打开DFM是什么作用？

VAEEE · 发表于 2018-12-10 09:19:41

回复 4# andyfan

谢谢~

VAEEE · 发表于 2018-12-10 09:20:56

回复 5# gxd12

好像是design for manufacture的意思

110006 · 发表于 2018-12-10 14:52:31

版图也太豪放了。40nm工艺考虑二级效应导致的vt变化，就是上面朋友讲的WPE/ LOD/ AA space/ poly space这些。最简单的验证方式在每个器件左右加dummy，多加一些会降低二级效应的影响。

andyfan · 发表于 2018-12-10 20:14:00

本帖最后由 andyfan 于 2018-12-10 20:28 编辑

回复 5# gxd12

版图会有些变化，同时从PDK里一个管子拉两个版图出来，一个开了DFM，一个不开，能明显看出差别的。至于具体为什么这样，这个要问T里面做工艺的人了。
图是例子，右边的开了DFM+ANALOG，左边的是缺省的没开的。

gxd12 · 发表于 2018-12-11 09:00:46

回复 9# andyfan

明白了，多谢多谢

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