FPGA调试问题，急求大神指点！！！

15773272383 · 发表于 2018-12-4 21:02:20

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代码用ISE和Modelsim联合仿真正常，状态机运行正常，但是比特文件在FPGA上调试时，状态机只走一步然后就跳到下一状态了，请教：这种情况下一般都是什么原因造成的，应该从哪方面入手？

zqdc · 发表于 2018-12-4 23:37:19

1：检查FPGA综合及实现过程中的相关warning
2: 时钟及复位的相关检查
3：在FPGA上抓波形
4：仿真FPGA的网表

C_handle_R · 发表于 2018-12-5 10:10:07

只走一步是什么意思？发个截图上来看看你是怎么观察状态机？

谁枫而飘 · 发表于 2018-12-5 14:39:12

应该是触发了什么条件，跳到那一步了

15773272383 · 发表于 2018-12-6 14:32:28

回复 2# zqdc 谢谢回复，问题找到了，少了一个else，出现了一个latch，

，从理论上理解，latch的出现不应该控制状态的跳转，利用ISE和Modelsim联合前仿真结果是正确的；但是FPGA调试时，感觉状态就是乱跳的，把else语句加上，状态的跳转就正常了。

15773272383 · 发表于 2018-12-6 14:45:45

回复 3# C_handle_R
只走一步的意思问题状态的长度只有一个周期，实际上应该有多个周期。

15773272383 · 发表于 2018-12-6 14:52:57

回复 5# 15773272383把latch改变之后，在FPGA上调试状态机是正常的，latch的存在从逻辑上分析也不会使状态乱跳，为什么latch的存在使利用fpga调试时，状态乱跳，这个原因还不是很清楚。

zqdc · 发表于 2019-2-13 23:47:19

回复 7# 15773272383
关键部分的代码贴上来，也许可以分析分析

planet1997 · 发表于 2019-2-14 16:41:19

额滴神，能抓数还定位不到问题吗

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