关于max transition的设计约束

seu_xjm · 发表于 2018-11-23 20:54:47

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现在有一个设计要求的频率很低，大概在1MHZ左右，在DC的时候设置max transition如果根据时钟的10%来设置的话就是100ns，设置这样的设置是否合理，在做后端的时候会不会出现很大的问题？

weip218 · 发表于 2018-11-24 20:48:34

太严了吧，一般是data取1/3周期，clock取1/6周期，如果foundary有提供max transition就拿这两个值和他们比取小的那个

seu_huzw · 发表于 2018-11-25 13:03:54

100ns? 估计比library里面大得多。

eipmca2011 · 发表于 2018-11-26 21:00:31

那肯定取library里小的值了，library对max transition有要求，应该和timing lookup table 的transition index的范围有关系，超出范围，delay和output transition都不准确了

TKdeath · 发表于 2018-11-26 23:16:14

选择lib中定义的max transition 或稍微小点

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