VHDL元件的例化问题

hxy110

VHDL在元件例化时，把元件的引脚与zero相连是什么意思，比如port map(a => zero) ,而实际调用的模块无zero端口，跪求大神指点迷津

13hope

a是模块的端口，zero可能是自定义常量类型？？去library和use文件里找找看

hxy110

回复 2# 13hope


   嗯嗯，多谢啦，之前没有追踪，光看代码没看出了门道。