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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 经典书籍：Systemverilog for design
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楼主: novel_qin

[资料] 经典书籍：Systemverilog for design

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rocsman
发表于 2021-5-30 14:10:11 | 显示全部楼层
谢谢楼主
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glife
发表于 2021-6-29 10:23:24 | 显示全部楼层
谢谢啊，就是想知道initial和final还有break，return到底能不能综合
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nano_dv
发表于 2021-8-22 20:30:01 | 显示全部楼层
............
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prabakaran_vlsi
发表于 2021-8-25 03:15:30 | 显示全部楼层
thanks for he files. looking for this for a long time
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balanx
发表于 2021-9-6 23:22:01 | 显示全部楼层
确实，前端设计也需要sv
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balanx
发表于 2021-9-6 23:25:43 | 显示全部楼层
2个附件是一样的，建议楼主删除一个！！
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maximusjenna
发表于 2021-9-8 22:15:33 | 显示全部楼层
very good
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cnanren
发表于 2021-9-11 09:36:13 | 显示全部楼层
kankan
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fayang
发表于 2021-9-14 13:38:21 | 显示全部楼层
学习一下
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rfxie
发表于 2021-9-14 19:57:27 | 显示全部楼层
xuexiyixia
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