关于DC综合后仿真遇到的问题

吴静生 · 发表于 2018-11-19 14:02:05

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目的：将RTL代码（公司购买的IP）进行DC综合，生成Netlist后对其进行综合后仿真，验证Netlist的功能，为后续的工作做好准备。
遇到的问题：对综合后生成Netlist在Modelsim上进行仿真，出现大量红线，追线后将错误定位在寄存器A上，具体为：寄存器A的输出先变红，然后反馈回寄存器A的输入，导致大量wire变红

问题定位：在群里请教热心朋友后，根据提醒，在寄存器A的输入端插入buffer，问题解决，且暂时问题定位为hold不满足

尝试解决方法：由于RTL是购买的IP不能动，所以更改了时序约束，将hold time由之前的0.2改成0.5，甚至是1，综合红仿真均没有通过，解决方法失败。该寄存器的时钟频率为125MHz。

谢谢！

helanshan_icer · 发表于 2018-11-20 07:46:22

综合时不修hold violation，改变hold约束是不会起作用的

helanshan_icer · 发表于 2018-11-20 07:48:29

检查一下仿真时用的是zero delay还是unit delay。
unit delay会在每个cell上加上固定的delay，多数情况下可以避免出现hold violation

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