请教------关于CP-PLL的问题

noise7816 · 发表于 2018-11-10 20:16:56

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与ADPLL相比,传统的CP-PLL使用模拟的LPF,而LPF又需要很大的电容,

请教一下:为何LPF中的电容必须很大,主要受什么因素制约?

希望大家,尤其是研究PLL的前辈多多指点,诚挚感谢!

king0798 · 发表于 2018-11-12 09:12:30

不够大，环路就震荡了，而且jitter会比较大

jamesccp · 发表于 2018-11-12 18:30:10

带宽与噪声需求

noise7816 · 发表于 2018-11-13 20:28:00

本帖最后由 noise7816 于 2018-11-13 22:35 编辑

1. 诚挚感谢“king0798”“jamesccp”两位学友的热心解答。

2. 综合两位的解答，再次展开讨论，希望大家多多帮忙答疑：

以Razavi "射频微电子 2nd edition" page618 Fig9.30的PLL为例，它是典型的、简单的两阶PLL，它的开环传递函数为：

file:///C:/Users/wangqq/AppData/Local/Temp/msohtmlclip1/01/clip_image002.png

闭环传递函数为

file:///C:/Users/wangqq/AppData/Local/Temp/msohtmlclip1/01/clip_image004.png

其中，阻尼因子file:///C:/Users/wangqq/AppData/Local/Temp/msohtmlclip1/01/clip_image006.png本征频率file:///C:/Users/wangqq/AppData/Local/Temp/msohtmlclip1/01/clip_image008.png，

A. 上文解答中的“C1不够大，环路就震荡了”是否可以如下理解：从开环传递函数的波特图(Razavi "射频微电子 2nd edition" page620 Fig9.32)角度理解，当C1减小时，使传递函数的零点频率1/(R1*C1)增大，同时，单位增益频率反而减小，从相位图看，综合结果会导致相位裕度减小，最终导致不稳定。

B. 上文解答中的“而且jitter会比较大”不知道如何理解？是不是指: 当C1减小时，环路滤波器对电流脉冲的滤波性能下降，导致VCO控制电压的波纹增大，从而导致比较大的jitter?

C. 上文解答中的“带宽要求”如何理解？是不是指：当C1减小时，本征频率wn增大，带宽增加，导致滤波器之前注入的噪声(参考时钟本身带有的相位噪声，PFD+CP的电路噪声)无法被抑制？

D. 上文解答中的“噪声要求”如何理解？是不是指：当C1减小时，CP产生的电路噪声，例如热噪声KT/C1，会变大，最后造成PLL输出点相噪性能的衰退？

希望大家多多发言，谢谢！

noise7816 · 发表于 2018-11-13 20:34:27

本帖最后由 noise7816 于 2018-11-13 22:30 编辑