请教下关于inferred clk约束问题

IC.Michael

是这样的，内部PLL产生了一个时钟，记为clka吧。clka这个钟是约束了的，clko这个钟没有约束，synplify综合出来报了inferred clk，在vivado中PR时序分析的时候，clko这个钟用了默认1MHz进行时序分析，与实际违背。所以，想请教下大家，这个钟该如何处理呢？本意是在系统起来之前，做时钟切换，之后不会来回切换，因此采用这种写法。

   

        

            
1. always @ (*) begin
   
2. if (ctl == 1'b0) clko = ~clka;
   
3. else clko = clka;
   
4. end
           

   

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