为什么我的这个主机SPI的时序中SSEL片选信号拉不高啊

cai596513612

always@(posedge clk)
begin
   if(key)
begin
SSEL<=0;
end
else if(cnt==8)//发完8个数据后片选拉高
SSEL<=1;
end

always@(posedge SCK)
begin
if(cnt==8||SSEL==1)
begin
cnt<=0;
end
else if(!SSEL)
begin
cnt<=cnt+1;
end
end

gaurson

两个always里面的时钟一个是clk，一个是SCLK，是两个不同的时钟吗？是同步的嘛？还是应该是同一个时钟？