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verilog中输出端信号保留位的设置？？

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eetop123q
发表于 2007-10-17 17:10:53 | 显示全部楼层 |阅读模式

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请问各位大虾，在verilog中要设置一个有保留位的输出端应该把保留位设置成1'bx,1'bz还是1'b0啊？？

[ 本帖最后由 eetop123q 于 2007-10-17 17:13 编辑 ]
大虾

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