altera公司的延时单元是LCELL,xilinx公司的是什么?

yudawei_43

altera公司的延时单元是LCELL,xilinx公司的是什么?

zlmdmeail_80

不清楚你具体指的是什么模块，其实在ISE里面xilinx给出的延时单元在IO和全局时钟输入端都是存在的，全局时钟输入的延时模块就是GCLK_BUF，而在IO部分延迟单元则是在标准I/O的输入回路上存在的一个名为DELAY的单元，另外对于xilinx中使用数字延迟锁相环DLL的FPGA而言，其芯片内部的DLL中也使用了一些延迟单元，但是DLL中的这些基本延迟单元是根据是否锁定来决定是否使用的，所以是不能认为控制的，只有IO和全局时钟输入的延时单元可以根据ISE的布线算法及其产生的配置点信息进行控制，我觉得你应该根据你自己设计的需要在ISE里调用含有延迟功能各个模块原语，比如原语BUFG或者CLKDLL，但是这些原语的延迟你是不能控制的，所以为了你设计的正确性我觉得你修改下代码更方便些。以上是我的一些看法，不清楚是不是正确，你可以参考下！

yudawei_43

谢谢!zlmdmeail_80.我说的有点模糊,不好意思!     我仔细说一下:首先,假如我想使某个信号延时一定的时间,应该怎么实现(hdl语言,除了用多级FD),然后,在器件中这些延时是怎么实现的,是有具体的硬件结构还是由期间中的FF变化实现的? 最后,我不太明白输入、 输出信号都要先经过buf结构（obuf ibuf 等）,这个结构我发现是自动综合出的, 他们在硬件中是怎么实现的。  谢谢 说的有点乱

zlmdmeail_80

我也只是略知一二，以后还是要一起研究探讨下

murongyu

?你的问题具体呢？

zlmdmeail_80

我想知道你的这个信号是什么样的信号哪?周期性的还是随机的？至于你问的输入输出的问题其实很好解释，对于FPGA而言，它内部可以进行配置的单元有三种：CLB、互联资源、输入输出I/O，前两者为什么可以进行配置我想就不需要我多解释了，至于I/O可以进行配置是因为FPGA可以根据应用场合对接口标准电压和电流的要求对输出和输入信号的电平与电流进行配置，使其满足工作环境对接口标准的要求，试想一下，如果FPGA只能满足一种接口标准的话，那么它的应用范围将受到多大的限制，而目前在实际应用中的接口标准又是如此之多，比如常见的TTL、CMOS、PCI、HSTL等等，所以为了满足应用的要求就需要FPGA的I/O也是可配置的，所以你在做综合时是肯定要使用I/OBUF的，如果你的FPGA是PQ240封装的话，它的位置在芯片的四周，如果是BGA封装的话应该在芯片的两侧和芯片的中心位置，另外，XILINX的FPGA在I/O上还集成有反相器单元、输入可编程延迟单元和输入输出的寄存器单元，有兴趣的话你可以看下参数手册和数据手册。

yudawei_43

那问一下,I/Obuf是缓冲器吗？

zlmdemail

i/o buffer 从功能上讲应该按照缓冲器去对待，不过实际的FPGA的I/O功能还要复杂很多，毕竟I/O模块内部还有各种控制保护电路与寄存器单元。

zlmdmeail_80

i/o buffer 从功能上讲应该按照缓冲器去对待，不过实际的FPGA的I/O功能还要复杂很多，毕竟I/O模块内部还有各种控制保护电路与寄存器单元。

hank23

楼主的意思在altera FPGA中可以对信号加一个或多个LCELL来最一个最小延时（延时时间可以精确到２００ps)左右，但在XILINX　FPGA中最小延时单元只能用BUF,一般能延时５００ps，而且还不算布线时间。所以如果要在　XILINX需要一个２００ps的延时不知该怎么做？