请教集电极开路输出的问题.

ningzixuan

有些电路中用到集电极开路输出,接电容或者三极管后得到一确定的波形.
请问 1.用原理图输入的方法如何实现OC输出?
     2.用Verilog又怎样可以实现?
    敬请各位知无不言,言无不尽.谢谢!!

atuhappy

1 把npn的集电极（或nmos的漏极）直接输出
2 if(en)
   out <= d;
  else
   out <= 'z';
不知道回答的对不，大家多指点

bravelu

1。以前只用原理图做过，有专门的接口buffer。
2。用语言的话，可能楼上老兄的方法不行，或许也是用于例化专门的输出buffer。

jackzhang

如果你要输出的信号名为：out,那么要是其变为集电极开路输出应该这样写：
assign outpad = ~out ? 1'B0 : 1'Bz (注意看与atuhappy 本质上是不一样的)
这只是verilog的写法，通常情况下是直接用io来实现
比如xilinx 为  OBUFT(.O(OUTPUTPAD).E(~OUT),.I(1'B0));
如果按atuhappy的写法则为：OBUFT(.O(OUTPUTPAD).E(oe),.I(OUT)); 这只能是三太输出，而不是集电极开路输出。

atuhappy

altera中用opndrn，oc输出.

srh719

对开漏输出的时候，我会外接一个上拉电阻的，这是在仿真的时候，一般电路工作的 时候，就是外接上拉电阻啊
在用verilog仿真的时候，可以将开漏改为反相器输出啊！：）

jackzhang

在仿真时不用改，只需要在sim top层定义一个tri1 型的信号线与该输出口相连就代表上拉了。

bravelu

坛主：pfpf。
不过我觉得要是前仿真怎么弄都可以（想请教一下为什么要用“tri1”，wire应该也有“Z”状态？这两种信号类型有何区别？）
要是后仿真软件自己会调器件库，似乎也没有修改的必要。

CliffZhang

就是一个三态门，输入接'0'，使能接你的输入，输出就相当于OC了。