一道Verilog笔试题，关于除法器

13hope · 发表于 2018-9-18 21:53:46

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用Verilog实现下述公式，DA[9:0]*128/500=？，要求：用1个12位加法器和其他必要逻辑，在3个时钟周期内计算出结果，并取整输出，取整误差忽略。
各位前辈，这个问题可以怎样考虑？128，500~512，给出的这几个数字很刻意

文锋若风 · 发表于 2018-9-18 23:40:31

ZHAOYI笔试题，当时转成了137/512，浮点数乘法，瞎写

yanzhang98 · 发表于 2018-9-19 07:08:42

回复 2# 文锋若风
正解

rosshardware · 发表于 2018-9-19 15:38:29

就是128/500=0.256 ，然后作浮点的常数乘法就可以啦，为啥要转成138/512=0.26953125，跟原来值的误差有点大呢。

13hope · 发表于 2018-9-20 20:35:08

本帖最后由 13hope 于 2018-9-21 18:41 编辑

回复 4# rosshardware

感谢！就是说128/500=0.0100 0001 100...; 取( DA[9:5]+DA[9:4]+{DA, 2'b0} ) >>4 这样么？

13hope · 发表于 2018-9-20 20:38:07

回复 2# 文锋若风

没错，层主是哪个学校的

rosshardware · 发表于 2018-9-21 11:05:51

回复 5# 13hope

恩，我理解这样跟合理，误差最小。

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