FPGA乘法器方案请教

happsky · 发表于 2018-9-12 14:21:47

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有个项目需要很多的矩阵运算，单次的运算量需要10 000个乘法器，Xilinx公司的Virtex UtralScale+最高端的有大概有12 000个Dsp slices，符合需求，但是这个芯片价格37万，实在是太贵。请教一下可否用以下两个方法解决：

1. 选用低端一些的FPGA，另外加一块DSP芯片是否可行？这样做法会不会速度变慢？我的理解是：虽然DSP有乘法器，但是他是指令型的，一个乘法指令可能要运行很多个时钟；现在DSP随着技术发展，DSP主频越来越高，能否达到和FPGA速度相当的程度？DSP和FPGA使用同样的主频800MHz，完成一次10 000运算，FPGA要用1~2个周期，而DSP一般用多少个周期呢？

2. 如果不用FPGA的DSP slices，用FPGA的逻辑去做乘法可以吗？这样会有什么问题？

3.还有其他价格和性能折中的方法吗？！

非常感谢！

superhorsemmc · 发表于 2018-9-12 17:18:24

如果把公式发到网上，可能会更好点，乘法资源优化可从两方面考虑：1、如果输入数据的速率不高，可以通过复用DSP48完成设计（比如数据率10M，我可以用500M的时钟处理，需要的DSP48E1就可能降低50倍）。2、输入数据位宽较小，比如都是8bit数据，可以考虑用bram查找表替换dsp48E1。

不建议用组合逻辑搭建乘法器，除非乘法运算的一个数据为固定数，可以用加法替换乘法。

happsky · 发表于 2018-9-12 18:41:45

本帖最后由 happsky 于 2018-9-12 22:02 编辑

回复 2# superhorsemmc
你好，公式如下：
Y1=x1*a1+x2*b1+x3*c1+x4*d1+x5*e1......(共500个)其中a,b,c,d,e...是常数，是提前储存好的；x1,x2,x3,x4,x5....是并行数据。
Y2=x1*a2+x2*b2+x3*c2+x4*d2+x5*e2

Y3=...

。。。
Y24=
x1,x2,x3...的值每次计算是一样的，a,b,c,d,e..的系数是不一样的。Y的计算也是并行的，所以以上共500*24=12000个乘法器。

速度越快越好，使用的时钟周期越少越好

superhorsemmc · 发表于 2018-9-12 21:54:35

本帖最后由 superhorsemmc 于 2018-9-12 22:03 编辑

Y2=x1*a+x2*b+x3*c+x4*d+x5*e...... 对应的系数跟Y1是一样的嘛？
Y2对应的数据是不是Y1的下一个周期数据？
并行的数据你是怎么导入到fpga的，数据时钟速率是多少？数据位宽及系数位宽是多少？