FPGA乘法器方案请教

happsky · 发表于 2018-9-12 22:17:10

回复 9# superhorsemmc

x1,x2的速率是50KHz

happsky · 发表于 2018-9-12 22:19:19

800M的时钟，fpga在ultrascale+器件上难度非常大，华为无线产品上最高也就614.4M，时序也是有专家优化的，一 ...
superhorsemmc 发表于 2018-9-12 22:12

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请问，难度大是会遇到什么问题？麻烦详细说一下，我方便查一下资料。

superhorsemmc · 发表于 2018-9-12 22:23:42

本帖最后由 superhorsemmc 于 2018-9-12 22:26 编辑

Y1=x1*a1+x2*b1+x3*c1+x4*d1+x5*e1...... 500*50KHz = 2.5Mhz 一个DSP48E1复用500次就可以实现。

24个DSP48E1就可以实现所有计算，随便找个xilinx fpga都可以实现。tel：17324224596

happsky · 发表于 2018-9-12 22:35:15

回复 13# superhorsemmc

大概明白您的意思了，不过50KHz不是用来做这个矩阵运算的，这个矩阵运算完后面还有很多执行端，最好这个矩阵运算是在1~2us以内运算完。我应该明白你的意思了，谢谢您。另外，一个DSP slice就是能运算完乘法的时间就是1个时钟周期吗？比如FPGA的全局时钟是500MHz，那么一个乘法使用的时间就是2ns，对吧？

superhorsemmc · 发表于 2018-9-12 22:52:46

忽略处理延迟，采用500m时钟复用500次，正好1us。

superhorsemmc · 发表于 2018-9-12 22:58:34

你应该不是做fpga的吧?你发板块发错了，幸亏我无意看到了，否则估计没有啥回复，这个问题应该发发fpga板块

superhorsemmc · 发表于 2018-9-13 08:48:46

回复 12# happsky
这一块我也不知道怎么给你提供资料查询，但你随便找一个有fpga工程设计经验交流下就明白了，决定频率的一般是组合逻辑延迟和走线延迟，组合逻辑延迟可以通过代码设计解决，走线延迟可能很难控制了。走线延迟可能很大，这个取决于你的设计。

happsky · 发表于 2018-9-13 09:47:53

回复 17# superhorsemmc

非常谢谢，你真是好人

happsky · 发表于 2018-9-13 11:34:11

忽略处理延迟，采用500m时钟复用500次，正好1us。
superhorsemmc 发表于 2018-9-12 22:52

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您好，另外有个问题，Y1=x1*a1+x2*b1+x3*c1+x4*d1+x5*e1......(共500个)
乘法有DSP slice，但是加法怎么用？有那种500个输入的加法器吗？！还是用加法树，两个两个加起来，然后再下一级两个两个加起来，逐级累加，500个相当于要加8~9级才能加完。
谢谢！

superhorsemmc · 发表于 2018-9-13 16:32:53

本帖最后由 superhorsemmc 于 2018-9-13 16:34 编辑

回复 19# happsky 采用DSP48E1中的加法，相邻的乘加采用级联的形式。
第一个乘法的结果PCOUT连接到下一次复用的PCIN，这里控制起来不是很容易，通过原语设计最好。这里需要精通DSP48E1内部结构，我在华为新员工的时候需要两周多才能真正消化。

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