请教个DLL延时链的问题，VC变动导致DLL输出的频率变化环路不锁，如何解决？

andyuiing · 发表于 2018-9-10 11:20:29

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现在在做一个DLL，延时链是八级的，单级结构如下图，在环路仿真时候，几级之后，占空比和频率会随着VC震荡而波动，导致整个环路不锁定？就叫如何解决呢，延时链的增益能够做平吗？希望高手能够指点一二啊！！感谢

priestszpku · 发表于 2018-9-11 09:14:37

把后面三级反相器做成和第一级一样的，看看，这样占空比应该不会有太大问题了
我不明白你说的频率随着VC变化，这个是什么意思？能贴图看看么,没有见过输入频率随VC变化的

VCDL的增益想做平，可以试试在各个节点加电容

仁者成佛 · 发表于 2018-9-11 23:51:43

需要给VC启动一个initial值吧，需要从高到低？

yuyichao · 发表于 2018-9-12 19:43:32

是锁定过程中vc振荡？就算占空比变化也不会影响锁定，频率是由输入决定的怎么会变？

priestszpku · 发表于 2018-9-13 08:49:00

DLL,LPF就一个电容搞定，如果能让整个环路振荡，也有难度呀

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