IC设计Verilog综合得到的电路图都是杂乱无章的吗？

果凉 · 发表于 2018-8-24 08:13:24

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现在使用芯愿景的 Hierux Designer软件整理一堆逻辑器件和mos管的数据通道和电流通道，是不是IC设计中都会有这样一个步骤？

XAUT-海洋 · 发表于 2018-8-24 16:05:03

帮顶一下

lwq_119 · 发表于 2018-8-25 09:10:29

回复 1# 果凉

综合出来的逻辑时序电路基本上整理不清楚，非常乱。只是说可以把始终复位的东西找出来，还有数据流向找到，这已经很不错了。其他都是各种算法。放在那就好了

fhy420462303 · 发表于 2018-9-1 09:57:54

怎么感觉你在搞反向设计，正向设计都是基于代码综合得到电路
电路和你写的代码会对应起来的

edwardk · 发表于 2018-11-29 14:33:57

学习中。。。。。

[讨论] IC设计Verilog综合得到的电路图都是杂乱无章的吗？