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[讨论] caplessLDO 环路稳定性分析

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发表于 2018-8-23 09:33:50 | 显示全部楼层 |阅读模式

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最近设计CaplessLDO,发现仿真STB时,环路PM曲线在dc时不是从0或是180开始下降?多数情况下从145左右开始下降?这是什么原因引起的?路过的大神们讨论讨论哈?
发表于 2018-8-23 20:21:22 | 显示全部楼层
把STB频率起点设置的更低一点
发表于 2018-8-23 20:50:52 | 显示全部楼层
首先要说明仿真的方法和电路结构,最好贴图让大家看看有否问题。另外,针对你的现象可以尝试把仿真起始频率改为0.001Hz、0.0001Hz或者更低频率,看看是否低频处已经有极点了
 楼主| 发表于 2018-8-27 16:05:57 | 显示全部楼层
感谢大佬们,你们的方法是有效的,谢谢。
 楼主| 发表于 2018-8-27 19:28:10 | 显示全部楼层
回复 3# sea11038

您好,关于Caplessldo 输出电压Ripple的问题向您请教,1ns的rise/fall时间内电流从0-100mA的条件下,目前输出Ripple大于300mV.若继续优化,您可以给些建议吗?采用DFC阻尼补偿电路,
发表于 2018-8-28 09:34:44 | 显示全部楼层
回复 5# 15111470062

什么应用需要这么快的load transient?
capless ldo 一般都需要加入额外的transient voltage improvement block circuit,有很多论文讲过这个,尤其是low iq的
 楼主| 发表于 2018-8-28 17:31:53 | 显示全部楼层
回复 6# aircraft

是的,增加了瞬态增强电路后结果还是不满足要求,最低200ns才满足ripple要求。大多数论文中都在1us左右。还能不能提高性能呢?谢谢回答
发表于 2018-8-28 20:22:12 | 显示全部楼层
回复 5# 15111470062

需要设计快速瞬态响应的电路,也没什么太好的办法
发表于 2018-8-29 14:10:27 | 显示全部楼层
回复 7# 15111470062

提高transient voltage 无非就是增加gbw 增加大信号的slew rate ,需要你在phase margin, iq, transient voltage 里面折中
发表于 2018-10-31 22:23:03 | 显示全部楼层
回复 6# aircraft

你好,请问有相关的论文或者paper吗,小弟目前正在搞capless
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