dc时的时钟问题

xiaozh · 发表于 2018-8-16 23:40:58

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如果在DC时由于内部的环状结构产生一个计数时钟，应该如何约束，
ps；说是generate clk，它没有source clk，异步的话又不是外部直接引入，该怎么办呢？

fhy420462303 · 发表于 2018-8-18 14:54:01

回复 1# xiaozh

creat 一个时钟呗

xiaozh · 发表于 2018-8-18 16:32:06

回复 2# fhy420462303

create的话不知道时钟周期，难道直接约束时钟周期可以?

iNostory · 发表于 2018-8-19 21:36:07

create clock 肯定是要约束周期的

XAUT-海洋 · 发表于 2018-8-24 16:28:34

回复 1# xiaozh

可以创建一个心事重

xiaozh · 发表于 2018-8-24 18:56:00

本帖最后由 xiaozh 于 2018-8-24 18:57 编辑

回复 5# XAUT-海洋

实际上在环状结构上通过非门，使的输出电平不断跳变，起到时钟的效果，然后接到计数器上，可以计数得出跑了多少圈这是一个电路结构产生的时钟，如何自行规定呢？

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