verilog DDR2读写错误

踢球男孩

芯片是spartan6，调用官方的ip核，用状态机来控制时序接口选择的是两个64bit的接口，一个控制读，一个控制写
要实现的功能很简单，把4组灯型数据逐一存放进ddr2，再逐一读取出来，用led显示
一次就存入一个64bit数据，一次也只读取一个64bit数据
现在的问题是存入的是4个数据，读取的也是4个数据

但存入的数据与设置的数据有差，只有第二组和第四组数据正确显示
xilinx的说明文件也读了，觉得时序应该是正确的
我把工程上传，希望能有大牛帮忙解答

踢球男孩

写状态机


读状态机

踢球男孩

灯型数据输入

踢球男孩

有大佬能给解决一下不

kostser2002

Never tried. useful info

zhangbinsniper

It seems that timing issue, do you check timing performance?

踢球男孩

回复 6# zhangbinsniper

没有做时序仿真，用chipscope捕捉了信号发现的问题是，ddr2的读写地址变化都正确，写地址进行了4次操作，读地址也进行了4次操作
但是4组数据中只有第二组和第四组是正确的，其余的像是被覆盖了，第二组数据会连续出现两次

踢球男孩

回复 5# kostser2002


   I am a newbie. It's my first time to use ddr2 sdram.  I really encounter a lot of problems.

谁枫而飘

你可以观察一下错误的数据是什么样子？是和前一个地址的数据一样还是某一位数据有问题，还是只有高8位或者第八位有问题，还是全是错的数据没有规律。说到底肯定是不满足时序造成的

fhy420462303

回复 4# 踢球男孩

应该时序问题，需要看看数据到底是怎么不一样！